Практическое занятие №5 «Устройство управления и шины»; практическое занятие №6 «Ввод-вывод»

Устройство управления (УУ) — координатор вычислительного процесса, формирующий последовательность управляющих импульсов.

• Выборка команды (Fetch): считывание кода инструкции из памяти по указателю EIP / PC во внутренний регистр команд (IR).
• Декодирование (Decode): определение типа операции, режимов адресации и операндов.
• Генерация сигналов (Execute): синхронизированное стробирование АЛУ, коммутация шин, формирование стробов памяти и ввода-вывода.
• Проверка прерываний: опрос аппаратных запросов IRQ/MSI в финальной фазе текущего машинного цикла.

Комплекс проводников для передачи информации между центральными и периферийными узлами:

• Шина адреса (Address Bus): определяет физическую ячейку ОЗУ или номер порта ввода-вывода. Однонаправленная от задатчика шины (Master).
• Шина данных (Data Bus): двунаправленная передача машинных слов. Разрядность определяет ширину шинного цикла (8, 16, 32, 64 бита).
• Шина управления (Control Bus): координация передачи. Содержит стробы стробирования (RD#, WR#), квитирования (READY) и арбитража.

• Синхронная шина: передача жестко привязана к фронтам системного тактового генератора (BCLK).
  • Преимущество: простота аппаратной логики сопряжения.
  • Физический барьер: на высоких частотах разность длин трасс вызывает перекос фаз (Clock Skew).
• Асинхронная шина: протокол «рукопожатия» (Handshaking). Задатчик выставляет строб запроса (REQ#), ведомый отвечает стробом подтверждения (ACK# / DTACK#).
  • Преимущество: способность сопрягать узлы с произвольным быстродействием без фиксации минимальной частоты.

Линия M/IO# информирует системный декодер о типе цикла: 1 — обращение к памяти, 0 — обращение к изолированному порту ввода-вывода.

Процессор работает на тактовых частотах в сотни раз выше времени реакции периферийных контроллеров:

• В такте $ процессор опрашивает линию READY.
• Если медленный контроллер не успел подготовить данные, он удерживает READY = 0.
• Устройство управления процессора вставляет пустые такты ожидания Tw (Wait States).
• Шинные стробы и адрес удерживаются неизменными до перехода READY = 1, после чего в такте $ происходит надежная фиксация данных.

• Intel 8259A PIC (Legacy PC/AT): каскад из двух чипов, 15 линий IRQ0–15. Физические проводные линии, дефицит прерываний, сложность разделения.
• I/O APIC / Local APIC: чипсетный маршрутизатор прерываний для многопроцессорных SMP-систем. Прерывания передаются пакетами в Local APIC ядер.
• MSI / MSI-X (PCIe): Message Signaled Interrupts. Полный отказ от физических линий IRQ. Прерывание — это обычный пакет PCIe TLP Memory Write. До 2048 векторов для независимых очередей RSS!

1. Контроллер генерирует запрос (линия IRQ или пакет MSI-X).
2. УУ процессора опрашивает флаг IF в конце текущей инструкции.
3. Процессор подтверждает прием стробом INTA# и считывает номер вектора N.
4. Аппаратное сохранение в стек: EFLAGS, CS, EIP; аппаратный сброс IF = 0.
5. Выборка адреса обработчика из таблицы дескрипторов прерываний IDT[N].
6. Выполнение кода ISR, посылка команды завершения EOI.
7. Инструкция IRET: восстановление регистров из стека и возврат в прерванную программу.

Передача массивов между периферией и ОЗУ без загрузки регистров процессора:

• Захват цикла (Cycle Stealing): контроллер DMA забирает шину памяти ровно на один машинный цикл; процессор продолжает работу без заметных пауз.
• Пакетный режим (Burst Mode): монопольный захват шины для непрерывной передачи блока данных максимальной длины.
• Стробы DMA: периферия запрашивает канал линией DREQ, контроллер подтверждает стробом DACK#, активируя одновременное чтение из порта IOR# и запись в память MEMW#.

• В шине PCIe периферийное устройство само выступает задатчиком шины (Bus Master).
• Кольцевые буферы (Descriptor Rings): процессор формирует очереди дескрипторов в памяти, устройство автономно выполняет DMA-пакеты.
• IOMMU (Intel VT-d / AMD-Vi): аппаратный блок трансляции адресов ввода-вывода (IOVA $ o$ Физический адрес). Изолирует память хоста от сбойных или вредоносных устройств и обеспечивает прямую виртуализацию (SR-IOV).