Устройство управления, шины и ввод-вывод

Фундаментальный конспект лекционного материала по дисциплине «ОП.02 Архитектура аппаратных средств» (раздел 1.6 программы). Рассматриваются принципы построения устройства управления (Hardwired vs Microprogrammed), протоколы шин, синхронный и асинхронный обмен, аппаратные прерывания (IRQ, APIC, MSI-X), прямой доступ к памяти DMA и сопоставление адресных пространств PMIO и MMIO.

1. Принципы построения устройства управления (Control Unit)

Устройство управления (УУ, Control Unit) — центральный логический координатор процессора, преобразующий машинный код программы в согласованную во времени последовательность микроопераций и управляющих сигналов для арифметико-логического устройства (АЛУ), регистрового файла, подсистемы памяти и внешних интерфейсов.

1.1. УУ с жесткой (схемной) логикой (Hardwired Control Unit)

В классической RISC-архитектуре (ARM, MIPS, RISC-V) устройство управления строится как аппаратный конечный автомат (Finite State Machine, FSM). Управляющие сигналы формируются комбинационными логическими матрицами (дешифраторы кодов операций, матрицы AND-OR) и синхронными счетчиками тактов.

Преимущества: предельное быстродействие (задержка формирования сигналов равна времени прохождения логических вентилей, единицы пикосекунд), минимальное потребление энергии.
Недостатки: невозможность изменения набора команд после изготовления кристалла; сложность аппаратной схемы при реализации нерегулярных инструкций с переменной длиной.

1.2. Микропрограммное устройство управления (Microprogrammed Control Unit)

Предложено Морисом Уилксом (Maurice Wilkes) в 1951 году и лежит в основе сложных CISC-процессоров (включая семейство x86/x86-64). Каждая машинная команда представляет собой вызов микропрограммы — последовательности микрокоманд (micro-operations, micro-ops), считываемых из специальной управляющей памяти (Control Read-Only Memory, CROM).

Секвенсер микропрограмм (Microprogram Sequencer): аппаратный блок, вычисляющий адрес следующей микрокоманды с учетом условий и флагов АЛУ.
Преимущества: высочайшая гибкость; простота расширения набора инструкций; возможность обновления микрокода (Microcode Update) для исправления уязвимостей процессора (Spectre, Meltdown) и ошибок деления FPU без отзыва чипов.
Недостатки: дополнительное время на выборку микрокоманды из внутренней памяти ROM/SRAM (снижение предельной тактовой частоты по сравнению с чистой жесткой логикой).

2. Шинные протоколы, арбитраж и фазы шинных циклов

Системная шина представляет собой комплекс электрических линий, функционально объединяющих функциональные блоки ЭВМ. Традиционная системная магистраль делится на три подшины:

Шина адреса (Address Bus): однонаправленная магистраль от задатчика шины (Master) к исполнителям (Slaves) для указания физического адреса ячейки памяти или номера порта ввода-вывода.
Шина данных (Data Bus): двунаправленная магистраль для передачи информационных слов между процессором, памятью и периферией.
Шина управления (Control Bus): набор стробов стробирования, синхронизации и арбитража.

2.1. Фазы синхронного и асинхронного цикла шины

Тип обмена	Механизм координации	Преимущества и физические ограничения
Синхронный обмен	Все фазы привязаны к фронтам единого тактового генератора шины (CLK). Передача происходит за фиксированное количество тактов ($T_1, T_2, \dots$).	Простота управляющей логики. Ограничение: длительность такта рассчитывается по самому медленному узлу магистрали; на высоких частотах возникает перекос фаз (Clock Skew).
Асинхронный обмен	Передача управляется протоколом квитирования («рукопожатия», Handshaking) по линиям запроса (`REQ#` / `STROBE#`) и подтверждения (`ACK#` / `DTACK#`).	Независимость от быстродействия периферии: быстрые устройства завершают цикл мгновенно, медленные удерживают шину до готовности. Сложнее схемотехника.

2.2. Арбитраж шины и такты ожидания (Wait States)

Если быстродействие адресуемого устройства ниже частоты шины CPU, ведомый контроллер переводит линию READY в пассивное состояние. Устройство управления процессора продлевает шинный цикл, вставляя такты ожидания Tw (Wait States). Стробы чтения/записи удерживаются активными, пока READY не станет равным 1.

При наличии нескольких активных задатчиков шины (CPU, контроллер DMA, видеоадаптер) аппаратный арбитр шины разрешает коллизии с помощью сигналов запроса (HOLD / REQ#) и подтверждения передачи управления (HLDA / GNT#).

3. Подсистема прерываний: эволюция, векторы и конвейер ISR

Прерывание (Interrupt) — аппаратный сигнал от периферийного контроллера или внутренней логики, приостанавливающий нормальное последовательное выполнение инструкций процессором и переключающий управление на специализированную подпрограмму обработки прерывания (Interrupt Service Routine, ISR).

3.1. Эволюция архитектуры прерываний в x86/PC

Legacy PIC (Intel 8259A): каскадная схема из двух микросхем, обеспечивающая 15 физических линий прерываний (IRQ0–IRQ15). Срабатывание по фронту (Edge-triggered) или уровню (Level-triggered). Главный недостаток: жесткая привязка к проводным линиям, невозможность масштабирования на многоядерные системы.
I/O APIC и Local APIC: архитектура симметричной многопроцессорной обработки (SMP). Чипсетный I/O APIC (24+ входа) принимает прерывания от шин и пересылает их по системной шине в Local APIC конкретного процессорного ядра.
MSI / MSI-X (Message Signaled Interrupts): современный стандарт шины PCI Express. Полный отказ от физических проводных линий IRQ. Контроллер генерирует прерывание путем выполнения стандартной транзакции записи в системную память (PCIe TLP Memory Write) по специальному зарезервированному адресу Local APIC. Стандарт MSI-X поддерживает до 2048 независимых векторов, что критично для балансировки сетевого трафика (Receive Side Scaling, RSS) по процессорным ядрам.

3.2. Аппаратный конвейер обработки прерывания

[Периферийный контроллер] ---> Выставляет IRQ / посылает пакет MSI-X
         |
         v
[Контроллер APIC / УУ CPU] -> Проверка флага IF (Interrupt Flag) в конце текущей команды
         |
         v
[Аппаратное подтверждение] -> Выдача строба INTA# и получение номера вектора N (0..255)
         |
         v
[Сохранение контекста]   -> Автоматическая запись EFLAGS, CS, EIP в системный стек; IF = 0
         |
         v
[Выборка из таблицы IDT]  -> Чтение шлюза прерывания IDT[N] -> Загрузка нового CS:EIP
         |
         v
[Выполнение ISR]          -> Сохранение регистров, обслуживание устройства, посылка EOI
         |
         v
[Команда IRET]            -> Аппаратное восстановление EIP, CS, EFLAGS из стека -> Возврат в поток

4. Организация прямого доступа к памяти (DMA)

Прямой доступ к памяти (Direct Memory Access, DMA) — аппаратный способ пересылки блоков данных между периферийным устройством и оперативной памятью напрямую без участия центрального процессора в пересылке каждого отдельного машинного слова.

4.1. Режимы работы DMA

Режим захвата цикла (Cycle Stealing): контроллер DMA запрашивает шину памяти у процессора ровно на один машинный цикл для пересылки одного байта/слова, после чего возвращает шину ЦП. Позволяет процессору продолжать вычисления почти без снижения производительности.
Пакетный (блочный) режим (Burst Mode): контроллер DMA монопольно захватывает шину и непрерывно пересылает весь массив данных. Процессор временно приостанавливает выполнение команд, обращающихся к оперативной памяти (хотя может выполнять инструкции из L1/L2 кэша).
Режим по требованию (Demand Transfer Mode): передача идет непрерывно, пока периферийное устройство удерживает линию запроса DREQ активной.

4.2. Эволюция контроллеров DMA: от 8237A к PCIe Bus Mastering

Параметр	Системный контроллер Intel 8237A (Legacy)	Bus Master DMA (Современный PCIe / NVMe)
Топология	Централизованный чипсетный контроллер; периферия является ведомой (Slave).	Периферийный адаптер сам является задатчиком шины (Master) со встроенным DMA-движком.
Адресация	16-битный счетчик адреса + 8-битный регистр страниц (лимит 16 МБ ОЗУ, блоки до 64 КБ).	Полная 64-битная адресация без ограничений по размеру блока памяти.
Управление списками	Только непрерывные физические страницы памяти.	Списки разрозненных страниц (Scatter-Gather List, SGL) и кольцевые очереди (Descriptor Rings).
Аппаратная защита	Отсутствует; сбойный контроллер может затереть ядро ОС.	Аппаратная изоляция и виртуализация через IOMMU (Intel VT-d / AMD-Vi).

5. Изолированные порты (PMIO) против отображения на память (MMIO)

Для взаимодействия центрального процессора с внутренними регистрами периферийных контроллеров исторически сложились две базовые концепции:

5.1. Изолированный ввод-вывод (Port-Mapped I/O, PMIO)

Архитектура x86 реализует отдельное независимое адресное пространство портов ввода-вывода размером 64 КБ (адреса 0x0000–0xFFFF).

Обращение выполняется исключительно специальными инструкциями ассемблера: IN AL, port и OUT port, AL.
На шине формируются специализированные стробы: IOR# (I/O Read) и IOW# (I/O Write), при этом линия типа цикла M/IO# переводится в низкий уровень (0).
Недостатки: невозможность использования сложных методов адресации и инструкций манипуляции битами; узкое 16-битное адресное окно.

5.2. Ввод-вывод с отображением на память (Memory-Mapped I/O, MMIO)

Регистры управления, статуса и буферы данных контроллеров отображаются в общее физическое адресное пространство оперативной памяти.

Процессор обращается к регистрам устройства стандартными машинными инструкциями работы с памятью: MOV, TEST, AND, OR, CMP.
На шине генерируются стандартные стробы чтения и записи памяти MEMR# и MEMW# при высоком уровне M/IO# = 1.
В современных платформах x86-64 для высокоскоростных адаптеров (видеокарты, NVMe, 100 GbE NIC) выделяются гигантские 64-битные диапазоны MMIO выше границы 4 ГБ (технологии Above 4G Decoding и Resizable BAR), что позволяет адресовать десятки гигабайт внутренней памяти устройств напрямую.

6. Вопросы для самопроверки

1. В чем заключается главное схемотехническое преимущество устройства управления с жесткой логикой перед микропрограммным УУ?
2. Почему для исправления уязвимостей типа Spectre в архитектуре x86 не требуется замена кристалла процессора?
3. Какую роль выполняет сигнал READY при обращении к медленным портам ввода-вывода?
4. Опишите последовательность стробов при выполнении цикла прямого доступа к памяти DMA из периферийного контроллера в ОЗУ.
5. Почему в современных серверах сетевые адаптеры используют прерывания MSI-X вместо традиционных линий IRQ?
6. Чем с точки зрения декодера адреса на материнской плате цикл выполнения инструкции IN AX, 60h отличается от выполнения инструкции MOV AX, [0060h]?