Виды памяти и принцип работы. Основные характеристики. Модули памяти. Логическое распределение памяти

Уровни иерархии (сверху вниз):

• Регистры процессора: <1 КБ, задержка 0.3–0.5 нс (1 такт CPU).
• Кэш L1, L2, L3 (SRAM): мегабайты, задержка 1–12 нс.
• Основная память (DRAM DDR4/DDR5): десятки гигабайт, задержка ~10 нс (до IMC ~60–80 нс).
• Энергонезависимые SSD (NAND Flash): терабайты, задержка 20–100 мкс.
• Магнитные HDD / ленты: десятки терабайт, задержка 5–15 мс.

Инженерный компромисс:

Не существует технологии, сочетающей мгновенный доступ (0.5 нс), огромную емкость (терабайты), энергонезависимость и низкую стоимость.

Иерархия решает проблему «стены памяти» (Memory Wall): наиболее частые команды и данные удерживаются в сверхбыстром кэше процессора, маскируя медленный доступ к внешней шине.

Физика и схемотехника ячейки:

• Состоит из 6 полевых МОП-транзисторов (6T).
• Четыре транзистора образуют пару взаимно замкнутых инверторов (триггер).
• Два транзистора — ключи доступа, управляемые линией строки Wordline (WL).
• Чтение/запись передаются по парафазным линиям Bitline (BL и /BL).

Ключевые свойства SRAM:

• Сверхбыстродействие: переключение за 0.5–2 нс.
• Стабильность: не требует регенерации заряда (пока есть питание).
• Ограничение: низкая плотность (6 транзисторов на 1 бит) и высокая себестоимость.
• Применение: кэши L1, L2, L3 процессора.

Элементарная ячейка 1T-1C:

• Один транзистор доступа и один микроконденсатор емкостью 25–30 фФ.
• Логическая «1» — заряжен (V ≈ Vdd); «0» — разряжен (0 В).
• Колоссальная плотность упаковки: миллиарды бит на одном кристалле!

Деструктивное считывание (Destructive Read):

• При открытии транзистора заряд конденсатора перетекает на длинную линию Bitline.
• Заряд в конденсаторе разрушается!
• Усилитель считывания (Sense Amplifier) усиливает перепад напряжения и производит немедленный обратный перезаряд (Restore/Precharge).

Физика утечки заряда:

Кремний и диэлектрик конденсатора имеют токи утечки. Заряд конденсатора 25 фФ рассеивается за 50–100 миллисекунд.

Влияние на производительность:

• Контроллер памяти циклически посылает команды REFRESH.
• Строка матрицы считывается в Sense Amplifier и перезаписывается.
• Во время регенерации банк DRAM заблокирован для процессора, что снижает реальную пропускную способность на 2–5%.

Принцип плавающего затвора и ловушки заряда:

• Транзистор с изолированным проводящим слоем (Floating Gate) или диэлектрической ловушкой (Charge Trap).
• Запись: высокое напряжение 15–20 В вызывает квантовое туннелирование Фаулера-Нордгейма. Электроны застревают в ловушке.
• Захваченный заряд сохраняется годами без питания!

Особенности адресации и стирания:

• Чтение и запись производятся страницами (Page, 4–16 КБ).
• Стирание возможно только целыми блоками (Block, 4–16 МБ).
• Перезапись «поверх» невозможна — требуется цикл предварительного стирания (Erase-before-Write).

2x32-бит подканала

Вместо одной 64-битной шины модуль DDR5 разделен на два независимых 32-битных подканала. Контроллер обращается к двум банкам параллельно.

Чип PMIC на планке

Стабилизатор напряжения перенесен с материнской платы прямо на модуль DIMM (1.1 В), устраняя помехи и падение напряжений на сокете.

On-die ECC

Встроенная аппаратная коррекция однобитных ошибок прямо в кремнии каждого чипа DRAM компенсирует шум субмикронных техпроцессов.

Матричная структура DRAM:

• tCL (CAS Latency): задержка от строба столбца (Read) до появления данных на шине.
• tRCD (RAS to CAS): время открытия строки (Wordline) и усиления заряда в Sense Amplifiers.

Закрытие и подготовка:

• tRP (Row Precharge): время закрытия строки и подзарядки шин до уровня Vdd/2.
• tRAS (Row Active Time): время удержания строки открытой для полной перезаписи конденсаторов.

Математический вывод формулы:

Для памяти DDR эффективная скорость DataRate (MT/s) в 2 раза выше частоты шины команд:

Расчетные примеры:

• DDR4-3200 CL16:
  T = 2000 * 16 / 3200 = 10.0 нс.
• DDR5-6000 CL30:
  T = 2000 * 30 / 6000 = 10.0 нс.
• DDR5-7200 CL34:
  T = 2000 * 34 / 7200 ≈ 9.44 нс.

Концепция MMIO:

• Регистры и буферы видеокарты (GPU VRAM), сетевых адаптеров и NVMe проецируются прямо в физическое адресное пространство CPU.
• Процессор читает и пишет в периферию обычными командами MOV, без специальных инструкций ввода-вывода IN/OUT.

Базовые адресные регистры (BAR):

• При загрузке прошивка UEFI опрашивает устройства PCIe и выделяет им окна адресов (Base Address Registers).
• Технология Resizable BAR позволяет процессору адресовать сразу все 16–24 ГБ видеопамяти GPU вместо старого 256-мегабайтного окна!

Проблема 3 ГБ барьера (32 бита):

Адресное пространство 32-битного CPU — ровно 4 ГБ. Диапазон 0xC0000000 – 0xFFFFFFFF (3–4 ГБ) занят под нужды шин PCI/PCIe и APIC (PCI Hole).

Установленное ОЗУ в этом диапазоне вытесняется: ОС видит лишь 3.2–3.5 ГБ.

Решение: Memory Remapping (64 бита):

В 64-битных системах встроенный контроллер памяти переносит вытесненный 1 ГБ ОЗУ выше отметки 4 ГБ (в диапазон 4–5 ГБ).

Вся оперативная память (64 ГБ, 128 ГБ и более) становится полностью доступна операционной системе!

Трансляция адресов MMU:

• Программы работают в изолированном виртуальном пространстве.
• Аппаратный блок MMU преобразует виртуальный адрес в физический через таблицы страниц (PML4 ➔ PDPT ➔ PD ➔ PT).
• Бит NX/XD (No-Execute) аппаратно блокирует запуск исполняемого кода в областях данных и стека.

Буфер трансляции TLB:

• Обход таблиц страниц в ОЗУ (Page Table Walk) занимает до 30–50 тактов.
• Кэш TLB (Translation Lookaside Buffer) хранит недавние трансляции.
• Использование огромных страниц HugePages (2 МБ / 1 ГБ) в серверах виртуализации снижает нагрузку на TLB в сотни раз!