Мажоритарный логический узел — это комбинационная схема с тремя входами ($A, B, C$), на выходе которой ($M$) формируется логическая единица тогда и только тогда, когда единичный уровень присутствует хотя бы на двух любых входах (принцип большинства голосов в мажоритарных резервированных системах бортовых ЭВМ).
В подсистемах оперативной памяти и последовательных шинах передачи данных (UART, PCI Express) для контроля целостности байта формируется бит четности (Parity check). В схеме проверки на 3 информационных входа ($A, B, C$) выход $P$ равен 1, если количество единиц на входах нечётное (1 или 3 единицы).
Такой узел строится на базе логических элементов «Исключающее ИЛИ» (XOR):
P(A, B, C) = A ⊕ B ⊕ C = (A ⊕ B) ⊕ C
1. Заполните таблицу истинности для схемы контроля четности:
| A | B | C | W = A ⊕ B | P = W ⊕ C |
|---|---|---|---|---|
| 0 | 0 | 0 | ||
| 0 | 0 | 1 | ||
| 0 | 1 | 0 | ||
| 0 | 1 | 1 | ||
| 1 | 0 | 0 | ||
| 1 | 0 | 1 | ||
| 1 | 1 | 0 | ||
| 1 | 1 | 1 |
2. Текстовое описание структурной реализации:
Опишите, сколько вентилей XOR потребуется для построения схемы проверки четности на 3 входа и как они соединяются между собой: