Кодирование звуковой и видео информации. Логические элементы. Базовые схемы. Триггеры. Регистры. Счетчики. Сумматоры. Шифраторы и дешифраторы. Мультиплексоры. Компараторы кодов

1. Физические основы и алгоритмы оцифровки звуковой и видеоинформации

Реальные звуковые волны и световые потоки представляют собой непрерывные (аналоговые) сигналы. Компьютерная архитектура оперирует исключительно дискретными двоичными кодами. Преобразование аналогового сигнала в цифровую форму выполняется с помощью электронных аналого-цифровых преобразователей (АЦП, ADC), а обратный процесс — цифро-аналоговых преобразователей (ЦАП, DAC).

1.1. Оцифровка звука: импульсно-кодовая модуляция (PCM)

Базовым стандартом цифрового звука является импульсно-кодовая модуляция (Pulse Code Modulation, PCM). Процесс оцифровки состоит из двух неразрывных этапов:

1. Дискретизация по времени (Sampling): непрерывный сигнал измеряется через строго равные промежутки времени $T_s$. Величина $f_s = 1 / T_s$ называется частотой дискретизации (измеряется в герцах, Гц).
2. Квантование по уровню (Quantization): мгновенное аналоговое значение напряжения в точке замера округляется до ближайшего разрешенного уровня из конечного набора и кодируется $b$-разрядным двоичным числом. Параметр $b$ называется глубиной квантования (разрядностью, битами). Количество доступных дискретных уровней напряжения равно $N = 2^b$.

Для человеческого уха диапазон слышимых звуковых частот составляет примерно от 20 Гц до 20 кГц ($f_{max} = 20\text{ кГц}$). Следовательно, минимальная частота дискретизации должна быть не менее 40 кГц. В промышленном стандарте CD-DA (Audio CD) выбрана частота $f_s = 44.1\text{ кГц}$, обеспечивающая технологический запас для низкочастотных аналоговых фильтров среза. В студийной аппаратуре и DVD/Blu-ray применяются частоты 48 кГц, 96 кГц и 192 кГц.

где $k$ — количество независимых звуковых каналов (1 — моно, 2 — стерео, 6 — 5.1-аудио), $t$ — продолжительность звучания в секундах.

1.2. Оцифровка видеоинформации

Видеопоток в цифровой архитектуре строится как непрерывная последовательность растровых графических кадров, сменяющихся с фиксированной частотой кадров (Frame Rate, FPS). Каждый кадр представляет собой матрицу пикселей размерностью $W \times H$.

Цвет каждого пикселя в несжатом формате кодируется тремя цветовыми компонентами RGB (TrueColor, 24 бита на пиксель: по 8 бит на красный, зеленый и синий каналы) либо 32 битами (RGB + Alpha-канал прозрачности):

2. Архитектурное разделение: комбинационные узлы против последовательностных

Все цифровые микросхемы ЭВМ строго делятся на два фундаментальных класса по принципу зависимости выходного сигнала от времени и предыстории работы:

3. Комбинационные функциональные узлы процессора

3.1. Полусумматор (Half Adder) и полный сумматор (Full Adder)

Сумматор — главный узел арифметико-логического устройства (АЛУ), выполняющий сложение двоичных чисел.

• Полусумматор (Half Adder): складывает два однобитных операнда $A$ и $B$. Имеет 2 выхода: сумму младшего разряда $S$ (Sum) и перенос в старший разряд $C$ (Carry).
  S = A ⊕ B (вентиль XOR)
  C = A ∧ B (вентиль AND)
  Ограничение: полусумматор не способен принимать входящий перенос из предыдущего разряда, поэтому годится только для самого младшего бита $b_0$.
• Полный сумматор (Full Adder): складывает три однобитных сигнала: два разряда чисел $A, B$ и входящий бит переноса из младшего разряда $C_{in}$.
  S = A ⊕ B ⊕ C_{in}
  C_{out} = (A ∧ B) ∨ (C_{in} ∧ (A ⊕ B))
  Полный сумматор строится из двух полусумматоров и одного логического элемента ИЛИ. Соединяя $n$ полных сумматоров последовательно (перенос $C_{out}$ каждого разряда подается на вход $C_{in}$ следующего), получают параллельный $n$-разрядный сумматор (Ripple-Carry Adder).

3.2. Шифраторы (Encoder) и дешифраторы (Decoder)

• Дешифратор (Decoder $n \to 2^n$): комбинационный узел, преобразующий двоичный код адреса разрядностью $n$ на входе в унитарный сигнал логической «1» на одном из $2^n$ выходных линий. Если на вход подан адрес $011_2 = 3$, то только выход $Y_3 = 1$, а остальные выходы равны 0. Дешифраторы применяются для выбора модулей памяти (сигнал Chip Select), дешифрации кода операции команды (Opcode) в Устройстве управления процессора.
• Шифратор (Encoder $2^n \to n$): узел, выполняющий операцию, обратную дешифратору. При подаче активного уровня на одну из входных линий шифратор формирует на выходе ее двоичный номер. В ЭВМ применяются приоритетные шифраторы (контроллер прерываний PIC/APIC): если активны сразу несколько запросов, шифратор кодирует номер линии с наивысшим приоритетом.

3.3. Мультиплексор (Multiplexer, MUX) и демультиплексор (DEMUX)

Мультиплексор («коммутатор данных $2^k \to 1$») — устройство с несколькими информационными входами $D_0, D_1, \dots, D_{2^k-1}$, одной выходной линией $Y$ и группой управляющих адресных входов $A_0, \dots, A_{k-1}$. В зависимости от двоичного кода на адресных входах к выходу подключается один выбранный информационный канал:

Мультиплексоры используются в шинах данных процессора для маршрутизации операндов из различных внутренних регистров на вход АЛУ.

3.4. Компараторы двоичных кодов (Magnitude Comparator)

Компаратор кодов выполняет аппаратное поразрядное сравнение двух двоичных чисел $A = a_{n-1}\dots a_0$ и $B = b_{n-1}\dots b_0$. На выходе вырабатываются три логических признака: $A = B$, $A > B$, $A < B$.

Признак равенства одного разряда формируется вентилем эквивалентности (XNOR): $e_i = \overline{a_i \oplus b_i} = (a_i \land b_i) \lor (\overline{a_i} \land \overline{b_i})$. Два $n$-разрядных слова равны тогда и только тогда, когда равны все соответствующие пары разрядов одновременно:

Компараторы кодов используются в блоке предсказания ветвлений процессора, схемах защиты памяти (Memory Protection) и контроллерах ассоциативного поиска в кэше (Tag RAM Match).

4. Последовательностные узлы и устройства хранения данных

Без способности фиксировать и хранить состояние процессор не мог бы выполнять программы. Основой всех запоминающих устройств полупроводниковой электроники является триггер.

4.1. Триггеры: элементарные ячейки памяти (1 бит)

• Асинхронный RS-триггер: состоит из двух логических элементов 2ИЛИ-НЕ (NOR) или 2И-НЕ (NAND), выходы которых взаимно соединены со входами (перекрестная положительная обратная связь).

  Имеет входы $S$ (Set — установка $Q=1$) и $R$ (Reset — сброс $Q=0$). При $S=0, R=0$ триггер находится в режиме хранения ранее записанного бита ($Q_{next} = Q$). Комбинация $S=1, R=1$ для триггера на элементах ИЛИ-НЕ является запрещенной, так как вызывает конфликт уровней и непредсказуемое состояние при одновременном снятии сигналов (гонка сигналов).

• D-триггер (Data / Delay): устраняет проблему запрещенных состояний RS-триггера. Имеет информационный вход данных $D$ и тактовый вход синхронизации $C$ (Clock). Внутренняя схема формирует на внутренних входах $S$ и $R$ взаимоисключающие сигналы ($S = D$, $R = \overline{D}$).

  По перепаду тактового сигнала (фронту импульса $0 \to 1$) триггер защелкивает значение входа $D$ и удерживает его на выходе $Q$ до прихода следующего тактового импульса независимо от любых дальнейших изменений на входе $D$:

  Q_{next} = D (строго по фронту тактового сигнала Clock)
• T-триггер (счетный триггер): при каждом тактовом импульсе инвертирует свое текущее состояние: $Q_{next} = \overline{Q}$. Частота импульсов на выходе $Q$ ровно в 2 раза ниже частоты тактовых импульсов на входе. T-триггер является базовым делителем частоты и элементарным звеном двоичных счетчиков.

4.2. Регистры (Registers)

Регистр — узел для оперативного временного хранения многоразрядного двоичного машинного слова (8, 16, 32, 64 бита). Регистр представляет собой упорядоченный набор D-триггеров, объединенных общим тактовым сигналом записи (CLK/WE — Write Enable) и линией синхронного или асинхронного сброса (RESET).

• Параллельный регистр: все биты слова поступают на входы $D_0\dots D_{n-1}$ и одновременно записываются по одному фронту такта. Применяется для регистров процессора (RAX, RBX, RCX, RDX).
• Сдвиговый регистр (Shift Register): выход каждого триггера подключен ко входу данных соседнего триггера. По каждому тактовому импульсу всё двоичное слово смещается на один разряд влево или вправо. Сдвиговые регистры используются для последовательной передачи данных (SPI, UART, USB) и для быстрых операций умножения/деления числа на степени двойки.

4.3. Счетчики (Counters)

Двоичный счетчик — последовательностная схема из цепочки счетных триггеров, предназначенная для подсчета числа поступивших тактовых импульсов и фиксации этого значения в виде двоичного кода. Емкость счета $n$-разрядного счетчика составляет $K_{count} = 2^n$ (например, 4-битный счетчик считает от 0 до 15).

В архитектуре процессора счетчик выполняет критически важную роль программного счетчика (Program Counter, PC / Instruction Pointer, IP): после каждого считывания очередной команды счетчик автоматически инкрементируется ($PC \leftarrow PC + L_{instr}$), указывая на адрес следующей инструкции в оперативной памяти.

5. Вопросы и задания для самопроверки